Verilog to Routing (VTR)
Verilog to Routing -- 用于 FPGA 研究的开源 CAD 流程。「Verilog to Routing -- Open Source CAD Flow for FPGA Research」
主要指標
概覽
| 名稱與所有者 | verilog-to-routing/vtr-verilog-to-routing |
|---|---|
| 主編程語言 | C++ |
| 編程語言 | Makefile (語言數: 18) |
| 平台 | Docker, Linux, Unix-like |
| 許可證 | Other |
| 發布數 | 14 |
| 最新版本名稱 | v9.0.0 (發布於 ) |
| 第一版名稱 | vtr_v7+ (發布於 2014-05-04 01:12:44) |
| 創建於 | 2015-06-26 15:24:42 |
| 推送於 | 2025-07-25 00:15:41 |
| 最后一次提交 | 2025-07-24 18:25:13 |
| 星數 | 1123 |
| 關注者數 | 66 |
| 派生數 | 422 |
| 提交數 | 23183 |
| 已啟用問題? | |
| 問題數 | 1109 |
| 打開的問題數 | 113 |
| 拉請求數 | 1728 |
| 打開的拉請求數 | 54 |
| 關閉的拉請求數 | 312 |
| 已啟用Wiki? | |
| 已存檔? | |
| 是復刻? | |
| 已鎖定? | |
| 是鏡像? | |
| 是私有? |
