Verilog to Routing (VTR)
Verilog to Routing -- 用于 FPGA 研究的开源 CAD 流程。「Verilog to Routing -- Open Source CAD Flow for FPGA Research」
主要指标
概览
| 名称与所有者 | verilog-to-routing/vtr-verilog-to-routing |
|---|---|
| 主编程语言 | C++ |
| 编程语言 | Makefile (语言数: 18) |
| 平台 | Docker, Linux, Unix-like |
| 许可证 | Other |
| 发布数 | 14 |
| 最新版本名称 | v9.0.0 (发布于 ) |
| 第一版名称 | vtr_v7+ (发布于 2014-05-04 01:12:44) |
| 创建于 | 2015-06-26 15:24:42 |
| 推送于 | 2025-07-25 00:15:41 |
| 最后一次提交 | 2025-07-24 18:25:13 |
| 星数 | 1123 |
| 关注者数 | 66 |
| 派生数 | 422 |
| 提交数 | 23183 |
| 已启用问题? | |
| 问题数 | 1109 |
| 打开的问题数 | 113 |
| 拉请求数 | 1728 |
| 打开的拉请求数 | 54 |
| 关闭的拉请求数 | 312 |
| 已启用Wiki? | |
| 已存档? | |
| 是复刻? | |
| 已锁定? | |
| 是镜像? | |
| 是私有? |
